集成電路基礎工藝和版圖設計測試試卷 - 下載本文

集成電路基礎工藝和版圖設計測試試卷

(考試時間:60分鐘,總分100分)

姓名 題型 分值

第一部分、填空題(共30分。每空2分)

1、 NMOS是利用 電子 來傳輸電信號的金屬半導體;PMOS是利用 空穴 來傳輸電信號的金屬半導體。 2、 集成電路即“IC”,俗稱芯片,按功能不同可分為 數字 集成電路和 模擬 集成電路,按導電類型不同可分為

雙極型 集成電路和 單極型 集成電路,前者頻率特性好,但功耗較大,而且制作工藝復雜,不利于大規模集成;后者工作速度低,但是輸入阻抗高、功耗小、制作工藝簡單、易于大規模集成。

3、 金屬(metal)—氧化物(oxid)—半導體(semiconductor)場效應晶體管即MOS管,是一個四端有源器件,其四端分別是 柵極 、 源極 、 漏極 、 背柵 。

4、 集成電路設計分為全定制設計方法和半定制設計方法,其中全定制設計方法又分為基于 門陣列 和 標準單元 的設計方法,芯片利用率最低的是基于 門陣列 的設計方法。

第二部分、不定項選擇題(共45分。每題3分,多選,錯選不得分,少選得1分)

1、在CMOS集成電路中,以下屬于常用電容類型的有( ABCD )

A、MOS電容 B、雙層多晶硅電容 C、金屬多晶硅電容 D、金屬—金屬電容 2、在CMOS集成電路中,以下屬于常用電阻類型的有( ABCD ) A、源漏擴散電阻 B、阱擴散電阻 C、溝道電阻 D、多晶硅電阻 3、以下屬于無源器件的是( CD )

A、MOS晶體管 B、BJT晶體管 C、POLY電阻 D、MIM電容 4、與芯片成本相關的是( ABC )

A、晶圓上功能完好的芯片數 B、晶圓成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是( AB )

A、連接相鄰的不同金屬層 B、使跳線成為可能 C、連接第一層金屬和有源區 D、連接第一層金屬和襯底 6、IC版圖的可靠性設計主要體現在( ABC )等方面,避免器件出現毀滅性失效而影響良率。 A、天線效應 B、閂鎖(Latch up) C、ESD(靜電泄放)保護 D、工藝角(process corner)分析 7、減小晶體管尺寸可以有效提高數字集成電路的性能,其原因是( AB )

A、寄生電容減小,增加開關速度 B、門延時和功耗乘積減小 C、高階物理效應減少 D、門翻轉電流減小

8、一般在版圖設計中可能要對電源線等非常寬的金屬線進行寬金屬開槽,主要是抑制熱效應對芯片的損害。下面哪些做法符合寬金屬開槽的基本規則?( ABCD )

A、開槽的拐角處呈45度角,減輕大電流密度導致的壓力 B、把很寬的金屬線分成幾個寬度小于規則最小寬度的金屬線 C、開槽的放置應該總是與電流的方向一致 D、在拐角、T型結構和電源PAD區域開槽之前要分析電流流向 9、以下版圖的圖層中與工藝制造中出現的外延層可能直接相接觸的是( AB )。 A、AA(active area) B、NW(N-Well) C、POLY D、METAL1

填空題 30 選擇題 45 得分 簡單題 15 分析題 10

10、以下內容哪些被包含在設計規則檢查中?( ABD ) A、寬度規則 B、間距規則 C、時序約束 D、交疊規則 11、屬于PAD單元組成部分的是( ABC )。

A、ESD保護結構 B、綁定金屬線所需的可靠連接區域

C、與PAD功能相關的邏輯電路,如輸入/輸出緩沖 D、片上存儲單元

12、實際的MOS晶體管存在一些二階效應,以下屬于二階效應的是( ABCD )。

A、閾值變化(受溝道長度影響,受源漏電壓影響等) B、熱載流子效應 C、體效應 D、溝道長度調制效應 13、模擬差分對由于不匹配會存在一定的輸入失調(offset),這主要由于( AB )的原因。 A、晶體管閾值電壓存在偏差 B、晶體管的形狀在制造上存在隨機偏差 C、版圖設計者的失誤 D、制造過程中柵氧局部擊穿

14、常見的CMOS工藝中,MOS晶體管的柵極采用多晶硅作為電極材料,下面關于多晶硅的表述正確的是( ABC ) A、多晶硅能承受源/漏參雜和退火時所需的高溫 B、摻磷的多晶硅能夠固定離子污染物 C、使用多晶硅可以更好的控制MOS晶體管的門限電壓 D、可多用來制作PN結 15、以下哪些做法有利于提高MOS晶體管的匹配度( AD )。 A、采用相同的幾何形狀,擺放緊湊 B、采用比較小的有源區

C、采用較大的過驅動電壓來保持電壓匹配 D、盡量將晶體管采用共質心版圖

第三部分、簡答題(共15分。每題5分)

1、 根據你的理解,請用1~5標出IC設計流程的先后順序

系統設計( 1 ) 版圖設計( 4 ) 邏輯設計( 2 ) 版圖后仿真( 5 ) 電路設計( 3 )

2、 如果一條給定CMOS的工藝線有如下的層次,請按各層次在工藝制造過程中的先后順序排列他們。

POLY1 N_WELL DIFF N+(NPLUS) PAD P+(PPLUS) METAL1 CONTACT(CONT) VIA METAL2

順序: N_WELL—DIFF—POLY1—N+(NPLUS)或P+(PPLUS)—CONTACT(CONT)—METAL1—VIA—METAL2—PAD

3、 請解釋如下design rule 語句的含義。

Minimum DIFFUSION width for interconnect 0.5um

解釋:用于連線的DIFFUSION層的最小寬度為 0.5um.

Minimum N_WELL to P+ DIFFUSION spacing 1.0um

解釋:N_WELL 層到P+ DIFFUSION 層的最小間距為 1.0um.

第四部分、分析題(共10分)

1、 從下圖分析Latch up現象產生機理,并指出在版圖設計中如何抑制該現象的產生。

AYVDDGNDN-RnQpnpQnpnRpP-

U2I2I1U1I1U1I2U2 如何抑制該現象的產生:

盡量減小Rn 和Rp 兩個電阻的大小,在版圖上表現為在電源和地線上盡量多打tub_ties的孔。 盡量拉大nmos管與pmos管的間距。





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